Micron hat die zweite Generation der HBM3-Speicherchips vorgestellt. Mit 1,2 TByte/s handelt es sich um die weltweit schnellsten Speicherchips. Ein Speichermodul fasst bis zu 24 GByte und besteht aus acht Schichten, eine Version mit zwölf Schichten und insgesamt 36 GByte ist ebenfalls bereits angekündigt.
Möglich wird die höhere Speicherkapazität durch 24-Gbit-Chips. HBM3 der ersten Generation setzt noch auf 16-Gbit-Chips, weshalb für 24-GByte-Stapel zwölf Schichten (Layer) benötigt werden. Die zweite Generation kommt im Vollausbau dank 24-GBit pro Schicht auf 36 GByte.
Bei den ausgelieferten Mustern handelt es sich um die ersten HBM3-Gen-2-Speichermodule auf dem Markt. SK Hynix und Samsung haben noch nicht mit der Auslieferung dieser Generation begonnen. Besonders für KI-Applikationen ist hohe Speicherbandbreite wichtig, weshalb Hersteller von Beschleunigerchips immer höhere Durchsatzraten nachfragen.
Micron überspringt eine Generation
HBM3-Gen2 folgt bei Micron auf HBM2E. HBM3 wurde bislang ausgelassen, stattdessen konzentrierte man sich in der Entwicklung bereits auf die folgende Generation. Mit dem Gen-2-Zusatz in Namen möchte Micron auf den zusätzlichen Generationssprung aufmerksam machen, da der Speicher deutlich schneller als regulärer HBM3 ist.
HBM3-Gen-2 ist Microns letzte Speichergeneration, die noch ohne EUV-Litographie auskommt. Der verwendete Prozessknoten (Node) wird intern als 1-Beta bezeichnet. Der Speicher soll 2,5-mal effizienter als HBM2E und 50 Prozent besser als HBM3 sein. Micron hat die Bauhöhe der Module aus Kompatibilitätsgründen nicht verändert, intern aber die Schichten dichter gepackt.
Zusätzlich wurden die Siliziumverbindungen verdoppelt und gleichzeitig um 25 Prozent geschrumpft. Durch diese Maßnahmen soll die Wärmeübertragung besser sein und die Leistungsaufnahme weiter sinken. Eine Reihe von Schutzmechanismen sorgt für die Integrität der Daten, darunter On-Die-ECC. HBM-Next steht bereits auf Microns Roadmap. Dabei könnte es sich um HBM4 handeln, womit erstmals Durchsatzraten von über 2 GByte pro Sekunde und eine Kapazität von 64 GByte pro Chipstapel erreicht werden sollen.