Calista Redmond, CEO von RISC-V International, gab auf der Embedded World bekannt, dass derzeit zehn Milliarden RISC-V-Kerne auf dem Markt sind.
Die ARM RISC-V-Architektur hat 10 Milliarden Kerne ausgeliefert und soll in Zukunft wichtiger sein als die x86- und ARM-Architektur
RISC-V, ausgesprochen als „Risiko fünf“, ist eine Befehlssatzarchitektur (ISA) mit offenem Standard, die unter Open-Source-Lizenzen bereitgestellt wird, die kostenlos verwendet werden können. Der Basissatz von Anweisungen enthält natürlich ausgerichtete 32-Bit-Anweisungen mit fester Länge, und die ISA unterstützt Erweiterungen mit variabler Länge, was bedeutet, dass jede Anweisung innerhalb von 16-Bit-Paketen eine beliebige numerische Länge haben kann. Der Befehlssatz ist in 32-Bit- und 64-Bit-Adressraumvarianten erhältlich und wurde für ein breites Anwendungsspektrum erstellt. Verschiedene Teilmengen unterstützen alles von winzigen eingebetteten Systemen über PCs bis hin zu Supercomputern mit Vektorprozessoren und parallelen Computern im Lagermaßstab.
Calista Redmond sagte, dass offene Standards der Schlüssel seien.
Linux macht das für Software, und wir machen das für Hardware. Wir schätzen, dass es 10 Milliarden RISC-V-Kerne auf dem Markt gibt.
Aber der Weg zu zehn Milliarden war keine schnelle Aufgabe. Es wird berichtet, dass 17 Jahre Versuch und Irrtum für die ARM-Architektur gedauert haben, um den Meilenstein im Jahr 2008 zu erreichen. Auf der anderen Seite brauchte RISC-V nur zwölf Jahre, um zehn Milliarden zu erreichen. Redmond geht davon aus, dass die Anzahl der RISC-V-Prozessorkerne bis 2025 voraussichtlich achtzig Milliarden erreichen wird.
Zu dieser Nachricht gehörte auch die Bekanntgabe der Zustimmung zu den neuen vier Spezifikationen und Erweiterungen ab diesem Jahr. Die vier neuen Spezifikationen sind:
- RISC-V-Spezifikation für SBI-Architekten eine Firmware-Schicht zwischen der Hardwareplattform und dem Betriebssystemkern, die eine binäre Anwendungsschnittstelle im Supervisor-Modus (S-Modus oder VS-Modus) verwendet. Diese Abstraktion ermöglicht gemeinsame Plattformdienste über alle RISC-V-Betriebssystemimplementierungen hinweg. Viele RISC-V-Mitglieder haben die RISC-V-SBI-Spezifikation bereits in ihren RISC-V-Lösungen implementiert, sodass die Ratifizierung der Spezifikation einen Standardansatz im gesamten RISC-V-Ökosystem und Kompatibilität gewährleistet. Die Entwicklung und Ratifizierung dieser Spezifikation wurde von Atish Patra von Rivos geleitet, wobei die Arbeiten vom Platform Horizontal Steering Committee durchgeführt wurden.
- RISC-V-UEFI-Protokolle bringen bestehende UEFI-Standards auf RISC-V-Plattformen. Entwicklung und Ratifizierung dieser Spezifikation wurden von Sunil VL, Ventana Micro, und Philipp Tomsich, VRULL GmbH, geleitet, wobei die Arbeit in der Privileged Software Technical Working Group durchgeführt wurde.
- E-Trace für RISC-V definiert einen hocheffizienten Ansatz für die Prozessorverfolgung, der eine Verzweigungsverfolgung verwendet, die sich ideal zum Debuggen jeder Art von Anwendung eignet, von winzigen eingebetteten Designs bis hin zu superleistungsfähigen Computern. Die E-Trace for RISC-V-Dokumentation spezifiziert die Signale zwischen dem RISC-V-Core und dem Encoder (oder Eingangsport), einen komprimierten Branch-Trace-Algorithmus und ein Paketformat, um komprimierte Branch-Trace-Informationen zu kapseln. Entwicklung und Ratifizierung dieser Spezifikation wurden von Gajinder Panesar von Picocom und der E-Trace Task Group von RISC-V geleitet.
- RISC-V Zmmul Multiply Only ermöglicht kostengünstige Implementierungen, die Multiplikationsoperationen, aber keine Division erfordern, und ist Teil der RISC-V Unprivileged Specification. Entwicklung und Ratifizierung dieser Erweiterung wurden von Allen Baum geleitet, wobei die Arbeiten im Unprivilegierten ISA-Ausschuss durchgeführt wurden.
Nachrichtenquellen: IT Home, RISV.org